3D半導(dǎo)體封裝技能的開展，使咱們平時運用的很多商品(比如手機、個人文娛設(shè)備和閃存驅(qū)動器等)的形狀和功用得以完成。對那些依靠胰島素泵和去纖顫器等可植入醫(yī)療設(shè)備的病人來說，這些3D封裝技能對提高生命質(zhì)量起著要害效果。不斷增加的半導(dǎo)體商品選用筆直化開展的堆疊式裸片、層疊封裝(PoP)或穿透硅通道(TSV)等封裝技能，功用密度、分量和可裝備性方面的優(yōu)勢僅僅3D封裝技能廣受青睞的有些緣由。每種封裝辦法都帶來共同的優(yōu)點。不過，為使這些辦法充分發(fā)揮潛能，還需求采納有針對性的設(shè)計計劃、完成和剖析戰(zhàn)略。

　　PoP 是增加zui敏捷的封裝方法之一，TechSearch International預(yù)計，到2012這幾年間，其年復(fù)合增加率將達(dá)40%。PoP所具有的可進行封裝級測驗以及易于選用多途徑來源的才能使其變成zui受OEM期待的挑選，但這種封裝技能也需審慎的協(xié)同和設(shè)計計劃。典型的PoP包含基底封裝內(nèi)的一個大數(shù)字器材以及頂層封裝內(nèi)的某類存儲器。存儲器有也許是管腳排列固定的標(biāo)準(zhǔn)商品，所以，其封裝計劃沒有太大靈活性。因而，設(shè)計的一個重要方面是協(xié)同頂層和底部封裝的焊盤接口。當(dāng)思考到存儲器也許源自多個途徑，而每個都也許具有不一樣管腳裝備時，這就將變成一個嚴(yán)峻的設(shè)計挑戰(zhàn)。

多基片計劃

　　PoP器材完成的要害是進行合理的設(shè)計計劃。由于 I/O焊盤環(huán)計劃和封裝與封裝間接口的焊盤直接相關(guān)，所以PoP計劃應(yīng)優(yōu)先或一起于芯片層的計劃。抱負(fù)狀況是，接口變成設(shè)計計劃的起點;存儲器器材規(guī)則焊盤安置，并且必要時，I/O焊盤環(huán)方位要進行修正。在進行計劃時，要將裸片張貼辦法思考在內(nèi)，由于用于線綁定的指狀焊片裝備以及用于倒裝芯片的凸點方法，在封裝接口焊盤和I/O焊盤環(huán)間起到中介銜接點的效果。其它的計劃思考要素包含，底層封裝的可布線性、網(wǎng)絡(luò)名區(qū)別以及主印制板(PCB)。方針是完成一個滿意內(nèi)核邏輯銜接性需求的I/O焊盤環(huán)計劃，能取得本錢效益的封裝計劃，例如，層數(shù)和過孔數(shù)起碼，走線zui短。

　　這種貫穿芯片、多種封裝，甚至在某些場合還包含PCB的協(xié)同化設(shè)計計劃給傳統(tǒng)辦法學(xué)帶來嚴(yán)峻挑戰(zhàn)，尤其是對選用不一樣?xùn)|西和數(shù)據(jù)庫進行封裝和芯片設(shè)計的次序設(shè)計流程。因而，設(shè)計團隊常常需求協(xié)作，運用電子表格交流焊盤裝備設(shè)計。但這種辦法的缺陷在于，它是根據(jù)靜態(tài)數(shù)據(jù)的“快照"，會致使大量迭代、易于犯錯的流程，這對縮短設(shè)計周期、降低本錢起不到多大效果。

　　新一代EDA東西(例如Sigrity公司的OrbitIO Planner)，經(jīng)過將悉數(shù)數(shù)據(jù)資源整合進一個公共的、一體化的計劃環(huán)境中，給并行設(shè)計計劃及其可行性帶來立異辦法。在設(shè)計還處在計劃期間時，線綁定和布線可行性功用就可供給多種辦法，去評價與詳細(xì)設(shè)計完成相關(guān)的各個方面。這種辦法使焊盤安置變得簡單，并且能在全部體系環(huán)境中揣度并評價各種銜接狀況。一個一體化的芯片-封裝-PCB數(shù)據(jù)模型主動將設(shè)計元素的改動衍播至附近區(qū)域，對體系范圍內(nèi)的影響供給瞬時反應(yīng)。在詳細(xì)設(shè)計完成之前，優(yōu)化I/O焊盤環(huán)和封裝到封裝的銜接性，以改善功用、本錢和可制作性，然后終究取得及時、有用的PoP開發(fā)成果。

　　前瞻性建模

　　在設(shè)計流程的前期運用抽取成果，可使設(shè)計人員可以了解拓?fù)錁?gòu)造和完成挑選對體系級行動發(fā)生的影響。在了解信號負(fù)載、延時、反射和耦合等狀況以后，I/O設(shè)計人員可完成更加牢靠的片上驅(qū)動器。類似地，在設(shè)計前期運用封裝電源面和片上電源柵格電氣模型，可使設(shè)計人員對封裝和芯片之間的去耦電容安置進行權(quán)衡，以完成具有功用、zui低本錢的設(shè)計。

　　運用可行性研究生成的跡線和線綁定長度，設(shè)計人員可大致估計信號網(wǎng)絡(luò)的寄生參數(shù)。不過，獲取功率傳輸體系寄生參數(shù)需求某種方法(即便近似)的物理完成。不連續(xù)的回來途徑、電源面的共振以及去耦戰(zhàn)略取決于物理完成。因而，在思考是不是切割功率傳輸面以及它們與信號完好性的交互效果方面，完好的封裝獲取為做出終究挑選供給了很好的支撐。這種挑選有必要在封裝設(shè)計流程的前期就斷定下來;在設(shè)計流程后期很難改動，即便獲取量僅被用于終究驗證，或為同事或客戶供給終究設(shè)計的電氣模型。

　　TSV封裝是一種筆直封裝方法，它有望完成更高的集成密度并支撐高帶寬的存儲-邏輯接口。一些觀點以為，當(dāng)僅憑半導(dǎo)體技能自身無法完成芯片縮放時，TSV封裝可作為完成這一方針的手法。

　　在 TSV技能中，是運用硅片上的通孔將裸片堆疊并直接相連，而不是選用線綁定或凸點焊接。雖然技能技能不斷演進，一些辦法是先做過孔，而另一些是后做過孔，但都需求高度的協(xié)同設(shè)計計劃，以便在思考部分片上互連的一起，和諧基底間的過孔方位。不過，要害的問題是缺少TSV計劃和完成東西，而這會影響該技能取得廣泛選用。

　　堆疊式裸片封裝是另一種筆直封裝方法，它將若干裸片以堆疊方法集成進單個封裝中。與傳統(tǒng)封裝器材比較，這種方法的高度硅集成極大減小了所需的PCB面積。裸片間的嚴(yán)密堆疊使該方法變成完本錢地化高速、高帶寬互連的抱負(fù)挑選，進一步降低了對PCB的請求。與PoP技能比較，堆疊式裸片封裝能以更小的體積和分量供給更高的功用密度，但對牢靠性和測驗的請求有必要貫穿在全部設(shè)計思考中。

　　在開發(fā)過程中，堆疊式裸片封裝的設(shè)計計劃至關(guān)重要，這極大地影響到終究商品的復(fù)雜性和本錢。