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1．西南石油大學(xué)研究生院，四川成都610500；2．西南石油大學(xué)計(jì)算機(jī)科學(xué)學(xué)院，四川成都610500）
摘要：現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的
調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向。本文討論和仿真實(shí)現(xiàn)了基于FPGA 的數(shù)字化
DPSK 解調(diào)系統(tǒng)。用Altera 公司的FPGA 開發(fā)平臺Quartus II 實(shí)現(xiàn)了一個(gè)對基帶信號的
DPSK 解調(diào)系統(tǒng)模型的仿真。
中圖分類號：TP273 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-7800（2009）04－0077－02
0 引言
DPSK 在數(shù)據(jù)傳輸中，尤其是在中速和中高速的數(shù)傳機(jī)（2400－4800 bit ／ s）中得到了廣泛地應(yīng)用。雖然相移鍵控有較好的抗干擾性，在有衰落的信道中也能獲得很好的效果，但在進(jìn)行數(shù)據(jù)通信中，數(shù)據(jù)交換速率和可靠性是相互矛盾的，需要根據(jù)具體的應(yīng)用要求進(jìn)行取舍。由于
DPSK 在編碼數(shù)據(jù)時(shí)是利用相位的角度來表征“1”或“0”，如果遇到“1”和“0”相互交替時(shí)就會出現(xiàn)波形的突變，從而引起高次諧波干擾，同時(shí)找不到信號的起始位置，給
調(diào)制解調(diào)時(shí)相位的跟蹤帶來困難。因此，在某些高質(zhì)量的通訊中，需要對這種通訊方式加以改進(jìn)。
相對調(diào)相（相對移相），即
DPSK，也稱為差分調(diào)相，這種方用載波相位的相對變化來傳送數(shù)字信號，即利用前后碼之間載波相位的變化表示數(shù)字基帶信號。所謂相位變化又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位變化，而相位差是指前后兩碼元的初相位是否發(fā)生了變化。對于相對移相，基帶信號是由相鄰兩碼元相位的變化來表示，它與載波相位無直接關(guān)系，即使采用同步解調(diào)，也不存在相位模糊問題，因此在實(shí)際設(shè)備中，相對移相得到了廣泛運(yùn)用。
DPSK 信號的解調(diào)方法有兩種：極性比較法（又稱同步解調(diào)或相干解調(diào)）和相位比較法（是一種非相干解調(diào)）。而在本系統(tǒng)中將采用極性比較法來進(jìn)行
DPSK 信號的解調(diào)。極性比較法電路如圖1 所示，輸入的
DPSK 信號經(jīng)帶通濾波器后加到乘法器，乘法器將輸入信號與載波極性比較。極性比較電路符合移相定義（因移相信號的相位是相對于載波而言的），經(jīng)低通和取樣判決電路后，再經(jīng)過相對碼－碼變換器還原基帶信號。
由圖
1 不難看出，極性比較原理是將DPSK 信號與參與載波進(jìn)行相位比較，恢復(fù)出相對碼，然后進(jìn)行差分譯碼，由相對碼還原成碼，得到原碼基帶信號。如果去掉相對碼－碼變換器，則剩余部分剛好是一個(gè)CPSK（調(diào)相）解調(diào)電路。相對碼－碼變換器電路如圖2 所示， 其中碼記為ak，相對碼記為bk，TB為碼元寬度。DPSK 解調(diào)器由3 部分組成，乘法器和載波提取電路實(shí)際上就是相干檢測器；后面的相對碼（差分碼）—碼的變換電路，即相對碼譯碼器；其余部分完成低通判決任務(wù)。由圖1 可知，當(dāng)輸入為“1”碼時(shí)，UDPSK（t）＝Acos（2πfct），因此，此時(shí)低通輸出
式中nc（t）是均值為零的低通型高斯噪聲，A 為常數(shù)。當(dāng)輸入為“0”碼時(shí)
總結(jié)以上分析可知：
2．1 CPSK 解調(diào)方框圖模型
CPSK
解調(diào)器的建模方框圖如圖
3 所示。圖中的計(jì)數(shù)器q輸出與發(fā)出端同步的0 相數(shù)字載波。判決器的工作原理是：把計(jì)數(shù)器輸出的0 相載波與數(shù)字CPSK 信號中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩個(gè)比較信號在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否則輸出為“0”，以實(shí)現(xiàn)解調(diào)的目的。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。
2．2 相對碼到碼轉(zhuǎn)換模型
DPSK 解調(diào)采用CPSK 解調(diào)電路加相對碼到碼轉(zhuǎn)換電路即可實(shí)現(xiàn)。相／ 絕變換過程都是以計(jì)數(shù)器輸出信號為時(shí)鐘的控制下完成的。圖4 是相對碼轉(zhuǎn)換為碼的轉(zhuǎn)換方框圖。
2．3DPSK 解調(diào)電路的FPGA 詳細(xì)設(shè)計(jì)
軟件設(shè)計(jì)工作主要采用Altera 公司的Quartus II 7．2 軟件進(jìn)行自頂向下的設(shè)計(jì)，Quartus II 7．2 是美國Altera 公司自行設(shè)計(jì)的一種CAE 軟件工具，方便利用EDA 方式設(shè)計(jì)ASIC 芯片，支持嵌入式系統(tǒng)的開發(fā)、DSP Builder、SOPC 開發(fā)、Signal Tap 邏輯分析儀、LogicLock 優(yōu)化技術(shù)等，是一個(gè)有力的開發(fā)工具。
圖5 為在FPGA 中現(xiàn)實(shí)DPSK 解調(diào)的頂層電路圖。其中PL＿CPSK2 是CPSK 解調(diào)電路的VHDL 建模符號，PL＿DPSK2是相對碼－碼轉(zhuǎn)換的VHDL 建模符號。PL＿CPSK2 中x 為調(diào)制信號輸入，Clk 為系統(tǒng)時(shí)鐘，Start 信號為同步信號，PL＿DPSK2中的y 為zui終調(diào)制輸出的基帶信號。
3 系統(tǒng)仿真
設(shè)置時(shí)鐘頻率為100MHz，分別對Start 信號和x 信號設(shè)置如下圖，通過在Quartus 中仿真可得到圖6 所示的基帶信號輸出。
由圖可知，輸出信號y 滯后于輸入信號x 一個(gè)基帶碼長（4個(gè)Clk）。該仿真結(jié)果表明，該系統(tǒng)的工作過程是正確地完成了極性比較法DPSK 解調(diào)。
4 結(jié)束語
本文針對中高速數(shù)字通信中常用的
DPSK 調(diào)制解調(diào)信號，設(shè)計(jì)了一種數(shù)字解調(diào)方法，并對載波恢復(fù)環(huán)路中的關(guān)鍵模塊相對碼－碼的轉(zhuǎn)換電路進(jìn)行了詳細(xì)的設(shè)計(jì)，理論上的性能分析與軟件仿真結(jié)果證明了該方案設(shè)計(jì)的正確性。
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（責(zé)任編輯：王釗）
Design of
DPSK Modulation and Demodulation Based on FPGA
Abstract：Long distance，large capability and high quality of transmission are required in modern communication system．Modulation and
demodulation，
which is one of the most key techniques in communication，has been always an important aspect．The digitalized DPSK demodulationsystem based on FPGA are primarily discussed and simulated．
A model of DPSK demodulation system with base band signalare simulated on the basis of a FPGA development platform Quartus II developed by Altera．
Key Words：
Modulation and Demodulation；DPSK；FPGA；Quartus II北京錦坤科技有限公司 www.jonkon.com.cn
